بدأ **معالج AMD Venice** مرحلة زيادة الإنتاج رسميًا في تايوان باستخدام تقنية تصنيع 2 نانومتر من شركة TSMC. وتمثل هذه الخطوة علامة بارزة في التعاون المستمر بين الشركتين في مجال أشباه الموصلات. وبناءً على ذلك، يعد هذا المعالج أول منتج للحوسبة عالية الأداء يدخل مرحلة الإنتاج بهذه الدقة المتقدمة.
ومع توسع أعباء عمل الذكاء الاصطناعي، تحتاج مراكز البيانات إلى عتاد أكثر كفاءة لإدارة البيانات. وتحديدًا، يهدف معالج EPYC من الجيل السادس إلى تلبية هذه المتطلبات المتزايدة في السوق. وفي الوقت نفسه، تساعد هذه البنية التقنية في تنسيق حركة البيانات والشبكات والتخزين عبر أنظمة الكمبيوتر والمحمول الحديثة.
بدء الإنتاج بدقة 2 نانومتر من TSMC
يتيح الانتقال إلى دقة تصنيع 2 نانومتر زيادة كثافة الترانزستورات وتحسين كفاءة استهلاك الطاقة بشكل ملحوظ. وعلاوة على ذلك، تخطط شركة AMD لاستخدام هذه التقنية لدعم عملاء الحوسبة السحابية والمؤسسات. ومن الجدير بالذكر أن عمليات الإنتاج تتركز حاليًا في تايوان لضمان استقرار معدلات الإنتاج الأولية.
“إن زيادة إنتاج Venice باستخدام تقنية 2 نانومتر من TSMC يمثل خطوة مهمة لتسريع الجيل القادم من البنية التحتية للذكاء الاصطناعي،” وقالت الدكتورة ليزا سو، رئيسة مجلس الإدارة والرئيسة التنفيذية لشركة AMD.
ليزا سو، رئيسة مجلس الإدارة والرئيسة التنفيذية لشركة AMD
مواصفات معالج AMD Venice الجديد
يعتبر **معالج AMD Venice** حجر الأساس لخريطة طريق معالجات مراكز البيانات المحدثة للشركة. وبالإضافة إلى ذلك، تم تصميم المنصة لإدارة أعباء العمل المعقدة التي تتطلب تنسيقًا سريعًا للأنظمة. ونتيجة لذلك، يوفر المعالج النطاق الترددي اللازم لتشغيل تطبيقات المؤسسات الحديثة بكفاءة عالية.
التوسع الجغرافي ومصانع الإنتاج
وبينما يتركز التصنيع الأولي في تايوان، تخطط AMD لتوسيع الإنتاج إلى مصنع TSMC في ولاية أريزونا الأمريكية. ويهدف هذا التنوع الجغرافي إلى تعزيز سلاسل الإمداد للعملاء العالميين. وبالتالي، تضمن هذه الاستراتيجية المزدوجة شبكة توزيع أكثر مرونة لمنتجات السيليكون عالية الأداء.
“يعكس تعاوننا الوثيق مع AMD أهمية الجمع بين تقنيات التصنيع المتقدمة والابتكار في التصميم لتمكين العصر الجديد من الحوسبة،” وقال الدكتور سي سي وي، رئيس مجلس الإدارة والرئيس التنفيذي لشركة TSMC.
سي سي وي، رئيس مجلس الإدارة والرئيس التنفيذي لشركة TSMC
خريطة الطريق المستقبلية ومعالجات Verano
وبعد هذا الإطلاق، تخطط AMD لتوسيع استخدام تقنية 2 نانومتر لتشمل معالجات Verano القادمة. وستدمج هذه المعالجات المستقبلية ذاكرة LPDDR لتلبية متطلبات النطاق الترددي المتزايدة. وبناءً على ذلك، يضع **معالج AMD Venice** معيارًا تقنيًا ستعتمد عليه الأجيال القادمة من المعالجات.
ولدعم هذه التصاميم المتقدمة، تستخدم الشركتان تقنيات تغليف متطورة مثل SoIC-X و CoWoS-L. وتسمح طرق التغليف هذه بدمج رقاقات الحوسبة بشكل وثيق. وفي النهاية، يساعد هذا التعاون في دعم نمو الاقتصاد والأعمال الرقمية من خلال تلبية متطلبات الأداء المتزايدة.
